FPGA的SRIO（Serial RapidIO）接口使用时，需要注意以下几个方面以确保数据交换和通信的顺利进行： 接口连接与配置 ： 确保FPGA和与其通信的设备（如DSP）上都配备了
2024-06-27 08:33
最近做了个4片6678全互联的板子，想在投板前仿真下，现在就缺少6678 SRIO接口的AMI模型，请问TI工程师怎么才能获得这个模型？
2020-07-30 11:24
专家好： 调试接口时经常会出现重新load程序的情况，发现如果SRIO双方已经进行数据通信，重新加载程序进行SRIO初始化后，srio链路不通了，需要重新断电重连，这
2019-01-07 11:15
你好！我现在尝试实现FPGA通过SRIO接口向DSP TMS320C6670发送数据，代码基于CCS5.0下的SRIO_Loopbacktestproject，但发现在sriodevice_init
2018-08-06 06:38
您好，我最近在看C6474的SRIO。 目前手头只有TI官方的C6474的SRIO的资料《TMS320C6474 DSP Serial RapidIO (SRIO) User's Guide》。但是发现该文档读不懂。
2018-06-21 02:35
本帖最后由 一只耳朵怪 于 2018-6-25 14:57 编辑 请问在使用ddr3 和srio接口时，其外部时钟（ddr3clk和sriosgmiiclk）是必须的吗，考虑到其内部有专门的sysclk与之对应。另外ddr3
2018-06-25 06:37
C6678和C6455使用SRIO通信，1x4p模式，3.125G，其中C6678使用TI的PDK中SRIO LLD 发现C6455发送过快时候C6678的接收缓存不够，触发StarvationQ
2018-06-21 09:01
各位好！ 参考Ti给的例程，发现SRIO中断是直接配置寄存器，然后再SRIO_vector.asm文件中完成中断服务函数入口的映射，而主机PC和DSP的交互是通过利用CSL库函数来完成中断配置，我想问一下：两种中断配置方式能同时写在同一个函数里面吗？
2018-06-21 08:43
你好，我想请教一个问题，就是我用6474 SRIO，每次发送完一个4Kbyte包后，我需要SRIO响应一个中断。而不是像例程这样：/* Wait for the completion
2018-06-21 14:20
保存在资料盘中的Demo\\DSP\\XQ_SRIO_x4LANE_5Gbps文件夹下。1.1.2功能简介实现DSP与ZYNQ之间SRIO接口传输功能。DSP与ZYNQ之间SR
2023-02-21 14:51
