基本SPLL结构由三个模块组成：相位检测器（PHD），环路滤波器（LF）和数字控制振荡器（DCO）（图1）。 中的输入信号 V 以数字形式处理：PHD是乘法器 - 输出，两个信号的乘积：输入正弦波（ f in ）和DCO正弦输出（ f ref ）。当低抖动是必须的时候，正弦波混频是最好的。
2019-08-11 11:54
/0.622/1.250/2.488/2.500 Gb/sPLL bandwidth: 50 to 70 kHz (internal triggering), 4 to 5 MHz (external
2018-09-25 11:28
recovery for 9/125 fibersWavelength range: 1200-1600 nmData rates: 0.155/0.622/1.250/2.488/2.500 Gb/sPLL
2017-10-09 14:52
