的数据（miso）要进行对比，验证发送的数据是否正确，正确的话就将SLOAD拉高。（SLOAD高电平时，测试芯片（内有从模式的spi模块）中会将数据从移位寄存器载入到数据寄存器）以下是spi的仿真时序，
2015-04-20 19:23
AD9826串行接口的通过SDATA、SCLK和SLOAD实现写入四个寄存器 但是在进行读操作的时候，我不知道在什么bit位实现SDATA的输入输出方向切换？ 每次读写都是16个bit，请问是在写完高4位地址后进行读操作呢？还是在写完高8位后进行读数据操作
2023-12-04 06:06
是创建在XPS是创建ad IP 写ADCCLK CDSCLK2 和 SLOAD 时序 对AD中的寄存器进行配置，但现在还无法进行AD寄存器的读写，想求一思路或者参考设计，谢谢！
2023-12-18 06:28
| IOSTANDARD = "LVCMOS33";但实测的时候SLOAD引脚上只有1.6V（高电平时），把负载芯片去掉以后也是1.6V，请问这是什么原因？谢谢！
2015-05-06 15:28
是10MHz，现在的状况是写寄存器的时序用Chipscope抓取后正确，但是读的时候用Chipscope却抓取不到。不知道我读寄存器的方法对不对，读的时候使SLOAD置低电平，在SLOAD为低电平期间，先使
2018-12-21 09:30
、16、17脚是IIC接口通讯吧，可是IIC应该只有SDA与SCLK两条线，多出来的SLOAD手册上说的是串行接口负载脉冲，是什么意思呢？怎么连接?3、我可以直接用这个参考电路吗？需要做什么修改或者添加
2019-06-03 02:29
AD的方法是创建在XPS是创建ad IP 写ADCCLK CDSCLK2 和 SLOAD 时序 对AD中的寄存器进行配置，但现在还无法进行AD寄存器的读写，想求一思路或者参考设计，谢谢！
2018-09-18 10:03
这个片子弄了一个多月了。采样信号一直杂乱。。驱动电路是严格按照原理图上来的（0.1uF的电容用的220nF代替了）。。最大SCLK频率最小值为10MHz，指的是Fsclk应该小于等于10MHz么、、（我程序里用的10MHz）（SCLK改为0.5M=ADCCLK=CDSCLK1/2电容也用了0.1uF的。。对地采样还是波形杂乱的） 下面是的寄存器的配置。1通道的CDS模式（其余俩通道接地)。。[/td]SIGNAL Regis_numb : STD_LOGIC_VECTOR(3 DOWNTO 0);CONSTANT config: STD_LOGIC_VECTOR := "011111000";--1channel CDSCONSTANT MUXConfig: STD_LOGIC_VECTOR := "011000000";CONSTANT RedPGA: STD_LOGIC_VECTOR := "000000000";CONSTANT GreenPGA : STD_LOGIC_VECTOR := "000000000";CONSTANT BluePGA: STD_LOGIC_VECTOR := "000000000";CONSTANT RedOffset: STD_LOGIC_VECTOR := "000000000";CONSTANT GreenOffset : STD_LOGIC_VECTOR := "000000000";[td]CONSTANT BlueOffset: STD_LOGIC_VECTOR := "000000000";时序仿真图结果图（任选的两个输出IO口测试的） 我找过你们公司的技术支持。没能帮我解决问题，也没给我9826相关例程。本来想换芯片的。但是想到弄了这么久，而且别人文献里都弄出来了，我不想这么轻易放弃，想知道原因。希望得到贵公司的帮助。谢谢。。附件ad9826.vhd.zip1.7 KBad9826v.sim.cvwf.zip1.4 KB
2018-10-26 09:35
如何用EEPROM对大容量FPGA芯片数据实现串行加载？如何设计并－串转换时序？
2021-04-29 07:13
请问一下有没有采用EEPROM对大容量FPGA芯片数据实现串行加载的实际方案？
2021-04-08 06:01
