1、在verilog中有时会用signed修饰符来修饰定义的数据，运算的时候也会用$signed（）任务来强制转换数据，那么signed的修饰是为什么呢，是为了区分有符号数和无符号数的加法和乘法
2025-02-17 17:47
typedef volatile signed short什么意思，求求
2013-07-18 11:58
unsigned与signed：想必大家在C语言是经常用到，可不知HDL语言中的unsigned与signed是否常用罗！其含义与C语言中的意思无异，区别主要是取值范围。unsigned
2021-07-02 07:59
unsigned是什么意思？signed是什么意思？HDL语言中的unsigned与signed的主要区别是什么？
2021-09-24 07:02
相信各位小伙伴，都能理解该仿真结果的产生，但是可能有的小伙伴会有疑问，为什么signed_vector的-128结果中间有很多空格？你真的仔细，先为你竖起大拇指，接下来我们就讲解一下为什么输出结果会是这样。
2023-09-02 10:01
ieee.std_logic_signed.all和ieee.std_logic_unsigned.all同时用出现报错怎么解决？
2021-06-23 15:46
在数字电路中，出于应用的需要，我们可以使用无符号数，即包括0及整数的集合；也可以使用有符号数，即包括0和正负数的集合。在更加复杂的系统中，也许这两种类型的数，我们都会用到。
2020-01-30 09:52
signed value is out of range -32768 -- 32767. address='fff69cf8'Warning (ln100): e:\hew\tools\renesas
2020-05-19 11:17
在真机运行时项目报错App Launch: No signed HAP detected。的解决方案：对于API 9根的工程，控制编译的文件位于目录的build-profile.json5文件中出
2022-05-11 10:21
没想到啊没想到啊，有一天会被浓眉大眼的assign背刺！想当年在always消失术里，在X态分析里，在xprop平替策略里，把assign捧的这么高，优点说了800多项，然后今天一仿真出bug了？！
2023-12-04 11:33
