本人最近用verilog代码写了一个DDS正弦波发生器，RTL仿真波形正确，但门级仿真出现毛刺，不知道该如何去掉这些毛刺
2015-08-08 22:57
`刚刚本科毕业，假期导师要求做一个设计。实验室没有做过FPGA的学长只好问网上的各位了。写好的FPGA代码进行RTL仿真波形是符合要求的，如下图。但是做门级
2016-08-06 12:12
信息，是因为时序的问题吗，按理说IP核经过时序验证，结果差异不可能这么大的啊，求大神解答。这个是RTL仿真这个是门级仿真
2018-08-28 20:43
为什么仍必须进行门级仿真（GLS）？DAN JOYCE的仅通过门级仿真发现的错误类型有哪些？
2021-09-22 07:21
我是做数字滤波器的，别人从系统级进行建模、仿真来完成设计，我从RTL级开始对其设计进行 验证。进行仿真时，两者结果是否相
2015-12-08 14:46
最近使用megawizard生成PLL，外部50M，生成3个依次延迟90度的100M时钟，C0 0度， C1 90度 ，C2 180度，然后使用modelsim 门级仿真，出来的结果不太对啊！不应该是依次延迟1/10
2015-01-13 16:43
我使用megawizard生成PLL，外部50M，生成3个依次延迟90度的100M时钟，C0 0度， C1 90度 ，C2 180度，然后使用modelsim 门级仿真，出来的结果不太对啊！不应该是依次延迟1/100
2015-01-20 17:44
摘要：简要介绍了软硬件协同仿真技术，指出了在大规模FPGA开发中软硬件协同仿真的重要性和必要性，给出基于Altera FPGA的门级软硬件协同
2019-07-04 06:49
网表仿真与RTL仿真相比有何优势？“线与”逻辑是什么？
2021-11-04 06:23
在verilog中比较器比较的值是999999，但在RTL Viewer中比较器的值为上图。在verilog中加法器的值是1；但在RTL Viewer中比较器的值为上图。为什么verilog中的值跟RTL Viewe
2017-02-18 23:54
