综合(Logic Synthesize)是指将HDL语言、原理图等设计输入翻译成由与、或、非门等基本逻辑单元组成的门级连接(网表),并根据设计目标与要求(约束条件)优化所生成的逻辑连接,输出门级网表文件。
2023-01-17 16:57
门级仿真（gate levelsimulation）也称之为后仿真，是数字IC设计流程中的一个重要步骤。
2023-06-07 09:55
在Verilog中，IC设计工程师使用RTL构造和描述硬件行为。但是RTL代码中的一些语义，并不能够准确地为硬件行为建模。
2023-04-20 09:12
等级的度量：基于通用验证方法（UVM）的形式验证和随机约束测试增加了发现错误的可能性。有时我们为RTL验证创建一个完美有效的测试，但发现它不能在门级仿真期间重复使用，因
2019-08-09 15:25
综上，门级仿真基于测试平台文件、门级网表文件、时序反标文件、库文件，可以进行更精确的
2022-08-15 14:50
SystemVerilog能够在许多不同的细节级别（称为“抽象级别”）对数字逻辑进行建模。抽象意味着缺乏细节。数字模型越抽象，它所代表的硬件的细节就越少。
2023-02-09 14:20
对于前端设计人员，经常会需要一个MUX来对工作模式，数据路径进行明确（explicit）的声明，这个对于中后端工程师下约束也很重要。这里介绍一种巧用的RTL原语，实现MUX的方法。
2023-12-14 16:26
按照仿真对象划分，电路仿真工具通常分为三大类：晶体管级的模拟电路仿真工具、门级
2022-08-24 10:09
ModelSim是工业界最优秀的语言仿真器，它提供最友好的调试环境，是作FPGA、ASIC设计的RTL级和门级电路
2019-11-19 14:54
当FPGA开发者需要做RTL和C/C++联合仿真的时候，一些常用的方法包括使用MicroBlaze软核，或者使用QEMU仿真ZYNQ的PS部分。
2023-12-13 10:13
