前面已经讲述了VHDL语法和建模，VHDL程序作为硬件的描述语言，可以实现仿真测试，包括RTL门级仿真和布线布局后
2021-01-20 17:03
`刚刚本科毕业，假期导师要求做一个设计。实验室没有做过FPGA的学长只好问网上的各位了。写好的FPGA代码进行RTL仿真波形是符合要求的，如下图。但是做门级
2016-08-06 12:12
本人最近用verilog代码写了一个DDS正弦波发生器，RTL仿真波形正确，但门级仿真出现毛刺，不知道该如何去掉这些毛刺
2015-08-08 22:57
RTL级代码和仿真代码的区别，哪些verilog语句是可综合的？？哪些不能？？
2012-07-21 13:08
综合(Logic Synthesize)是指将HDL语言、原理图等设计输入翻译成由与、或、非门等基本逻辑单元组成的门级连接(网表),并根据设计目标与要求(约束条件)优化所生成的逻辑连接,输出门级网表文件。
2023-01-17 16:57
我是做数字滤波器的，别人从系统级进行建模、仿真来完成设计，我从RTL级开始对其设计进行 验证。进行仿真时，两者结果是否相
2015-12-08 14:46
门级仿真（gate levelsimulation）也称之为后仿真，是数字IC设计流程中的一个重要步骤。
2023-06-07 09:55
在Verilog中，IC设计工程师使用RTL构造和描述硬件行为。但是RTL代码中的一些语义，并不能够准确地为硬件行为建模。
2023-04-20 09:12
等级的度量：基于通用验证方法（UVM）的形式验证和随机约束测试增加了发现错误的可能性。有时我们为RTL验证创建一个完美有效的测试，但发现它不能在门级仿真期间重复使用，因
2019-08-09 15:25
今天为什么仍必须进行门级仿真（GLS）使用门级仿真（GLS），在最终流片
2021-07-26 07:28
