在芯片前端设计工程师的日常工作中，需要用硬件描述语言Verilog HDL将各种算法/协议等实现后，再进行RTL的功能仿真，以便在软件环境中，验证电路的行为和设想中的是否一致。这也意味在流片前，工程师需要花大量时间利用数字仿真器来验证芯片，保证其
2022-02-17 14:22
在三天前SpinalHDL1.8.0正式上线，在这次更新中增加了Scala代码和生成的RTL代码之间的对照功能，也就是说我们可以在生成的RTL代码中看到是哪一行Scala生成的，这就为后续的代码调试增加了灵活性(
2022-12-09 10:32
我们在网表里直接插入了RTL的always语句，对wr_data_7_进行了打拍和简单逻辑处理（新加的逻辑所需要的输入信号都可以在原网表中找到），把处理后的信号wr_data_7_new_d接到原DFF的D端，如下图中的箭头。这种在网表里直接插入和修改的RTL也叫
2023-06-06 16:20
没有任何寄存器逻辑，RTL设计是不完整的。RTL是寄存器传输级或逻辑，用于描述依赖于当前输入和过去输出的数字逻辑。
2022-03-15 10:56
对于功耗估算来说，架构阶段为时过早，物理设计阶段为时已晚。有一种趋势是在项目的RTL阶段分析power hot spots。与后期分析相比，基于 RTL 的功耗分析更快、更容易执行，迭代时间更短。
2024-04-05 09:15
在Vivado FlowNavigator中有一个Elaborated Design，如下图所示，属于RTL Analysis这一步对应的设计。可能很多工程师都没有使用到，而实际上对于代码优化，它是很有帮助的。
2020-10-21 10:56
经过几周的更新，SV核心部分用户自定义类型和包内容已更新完毕，接下来就是RTL表达式和运算符。
2022-10-11 10:15
数字IC系统逻辑设计这部分主要介绍两个方面，一个是RTL的设计基础;另一方面是verilog基本语法。这一篇文章主要介绍一下RTL的设计基础。
2022-05-17 13:52
经过几周的更新，SV核心部分用户自定义类型和包内容已更新完毕，接下来就是RTL表达式和运算符。
2022-11-03 09:14
经过几周的更新，SV核心部分用户自定义类型和包内容已更新完毕，接下来就是RTL表达式和运算符。
2022-07-27 09:11
