嗨我正在使用这个示例项目。我运行实现，我得到这个错误：route_design完成，计时失败。我怎么能在这里修理时机？谢谢
2020-03-31 09:43
physical = 117589; free virtual = 138766路由已完成。这些是Vivado运行日志。所以基本上，route_design命令提前完成，但不知何故，它最终需要一段时间
2018-11-12 14:38
，phys_opt_design，route_design，phys_opt_design。直到我为SDA添加了一些具有inout端口的I2C接口之后，这一切都运行良好。我明确地为inout端口实例化IOBUF，它们
2018-11-13 14:24
Is it possible to manually route a few critical signals after placement, but before routing?I have a small
2018-11-05 11:41
我正在使用vivado 2014.2。我的设计包含MIG示例设计，TRIMAC示例设计和我的逻辑。个别资源的实施后资源利用率低于40％。Route design指令在实现属性中设置为default
2018-10-26 08:48
嗨，Vivado（1016.04）实现有时会在阶段4.1.1中陷入route_design（-directive default），即使没有任何问题的迹象。在此消息之后它永远不会继续：阶段4.1.1
2018-11-12 14:36
condition should be fixed in your design.You may use the CLOCK_DEDICATED_ROUTE constraint in the .ucf
2019-07-15 08:28
本帖最后由 小工兵 于 2015-8-23 13:57 编辑 最近用modelsim仿真工程时老是遇到报错：error loading design ，而且无其他错误信息，设计的编译也能通过
2015-08-23 13:55
以下为原文Hello all, I have a small Vivado project and want to fix the routing for the entire design. I
2018-11-06 11:42
，report actual utilization and timing，write checkpoint design，run drc，write verilog和xdc out route_design
2018-10-23 10:30
