嗨我正在使用这个示例项目。我运行实现，我得到这个错误：route_design完成，计时失败。我怎么能在这里修理时机？谢谢
2020-03-31 09:43
如图，quartus11.0 调用modelsim时候总是出现：Error loading design# Error: Error loading
2014-03-14 19:11
，phys_opt_design，route_design，phys_opt_design。直到我为SDA添加了一些具有inout端口的I2C接口之后，这一切都运行良好。我明确地为inout端口实例化IOBUF，它们
2018-11-13 14:24
physical = 117589; free virtual = 138766路由已完成。这些是Vivado运行日志。所以基本上，route_design命令提前完成，但不知何故，它最终需要一段时间
2018-11-12 14:38
嗨，Vivado（1016.04）实现有时会在阶段4.1.1中陷入route_design（-directive default），即使没有任何问题的迹象。在此消息之后它永远不会继续：阶段4.1.1
2018-11-12 14:36
本帖最后由 小工兵 于 2015-8-23 13:57 编辑 最近用modelsim仿真工程时老是遇到报错：error loading design ，而且无其他错误信息，设计的编译也能通过
2015-08-23 13:55
最近不知为何，我的modelsim_ase在仿真时经常出现“Error loading design”的错误提示，但是代码编译是成功的。而且，每次重装之后就不会报错了。求教，这是怎么回事，如何解决。
2015-07-29 20:55
loading design，我之前也上网查找原因，都是说接口定义不对，是代码的原因。接口定义不对，也会出现error loading design，但是我的代码是之前正确的代码，而且在别的电脑都能打开。我
2017-04-09 15:30
condition should be fixed in your design.You may use the CLOCK_DEDICATED_ROUTE constraint in the .ucf
2019-07-15 08:28
\design3.dsn" -n "E:\2\allegro" -c "C:\Cadence\SPB_16.3\tools\capture\allegro.cfg" -v
2013-03-26 16:10
