嗨我正在使用这个示例项目。我运行实现，我得到这个错误：route_design完成，计时失败。我怎么能在这里修理时机？谢谢
2020-03-31 09:43
如图，quartus11.0 调用modelsim时候总是出现：Error loading design# Error: Error loading
2014-03-14 19:11
Synthesis Place & Route
2016-02-19 16:48
本帖最后由 小工兵 于 2015-8-23 13:57 编辑 最近用modelsim仿真工程时老是遇到报错：error loading design ，而且无其他错误信息，设计的编译也能通过
2015-08-23 13:55
VPN术语－ROUTE DISTINGUISHET 英文原义：ROUTE DISTINGUISHET 中文释义：路由区别符 注 解：简称RD，这个标识符在服务
2010-02-24 10:41
最近不知为何，我的modelsim_ase在仿真时经常出现“Error loading design”的错误提示，但是代码编译是成功的。而且，每次重装之后就不会报错了。求教，这是怎么回事，如何解决。
2015-07-29 20:55
loading design，我之前也上网查找原因，都是说接口定义不对，是代码的原因。接口定义不对，也会出现error loading design，但是我的代码是之前正确的代码，而且在别的电脑都能打开。我
2017-04-09 15:30
\design3.dsn" -n "E:\2\allegro" -c "C:\Cadence\SPB_16.3\tools\capture\allegro.cfg" -v
2013-03-26 16:10
本帖最后由 这就非常尴尬了 于 2016-4-20 14:04 编辑 modelsim仿真出现# Error loading design提示，什么原因，新人求指教：主程序：module
2016-04-19 10:55
使用CLOCK_DEDICATED_ROUTE约束来忽略这个错误。 实例1：忽略关于时钟布线的编译ERROR我们有一个设计，输入到FPGA的图像数据同步时钟image_sensor_pclk信号，由于没有分配到FPGA内部
2020-09-15 13:30
