Verilog HDL语言中设reg[39:30]和设reg[9:0]有没有区别的？我觉得应该没区别吧。
2015-04-10 17:01
uvm_reg_field是什么
2020-12-17 06:10
根据AD5504的数据手册，要向其寄存器写入数据应按照以下4种流程进行： 1、写control reg --> nop写 2、写control reg --> 写
2023-12-20 08:10
根据AD5504的数据手册，要向其寄存器写入数据应按照以下4种流程进行：1、写control reg --> nop写2、写control reg --> 写DAC input reg
2019-02-28 12:21
UVM REG Model入门
2021-01-04 07:25
我有一个设计，我想使用一个reg变量控制另一个总线位如：reg [2：0] a; reg [7：0] b; reg c; reg
2019-03-15 13:23
reg2reg路径的时序分析本文节选自特权同学的图书《FPGA设计实战演练（逻辑篇）》配套例程下载链接：http://pan.baidu.com/s/1pJ5bCtt 我们可以先重点研究一下
2015-07-24 12:03
大佬们，最近看LL库比较贴合寄存器编程，但是LL库清除某个标志位都是通过WRITE_REG(REG, VAL)这个来写整个寄存器，不应该通过CLEAR_BIT(REG, BIT)来实现清除某个位么，比如这个
2023-08-07 07:59
( FILT_DONE_DMA_LO_TD[0], LO16((uint32)Filter_1_HOLDA_PTR), LO16((uint32)CTRL_REG
2019-05-31 14:13
mode寄存器配置问题：enable该功能时，输出频率自动变为975M（3900M/4）即整数模式；2、寄存器数量不够：按照评估板软件reg file所写，缺的寄存器包括Reg 0Dh、Reg 0Eh
2019-02-15 11:48
