我正在尝试使用virtex 5上的Block RAM来实现延迟线。延迟线需要将数据延迟一个时钟周期。这可能使用Block RAM
2020-06-18 15:40
想利用RAM块实现a,b两路数据的延迟，其中a,b都是32位，速率为61.44Mb/s ，要求a路延迟16个数据时钟周期，b路延迟8个数据周期请各位帮忙瞧一瞧代码哪里有
2014-04-06 19:39
大神们。我是新手！求解决 在做FPGA 配置双口RAM和rom如何消除读取延迟
2015-11-17 19:42
model.xml -d CPU 导致的 GPU 延迟和吞吐量高于 CPU。 无法确定为什么 GPU 上的延迟和吞吐量都高于
2023-08-15 06:43
（来自/ proc / meminfo的3012472 kB），即使BIOS正确看到4 GB。我想知道是否可以处理CPU的RAM总量有一些限制。你能澄清我的疑问吗？我找不到任何硬件数据表。最好的祝福
2018-10-25 15:09
我正在运行Spartan 6 block ram的模拟。时钟速度为100Mhz。块ram的写作运作良好。我可以在内存中看到数据。但是当我读取数据时，输出有2个时钟的延迟。在块r
2019-07-25 08:15
我想获取 RAM、CPU 和闪存使用率的实时百分比，以便我可以监控 ESP32 健康检查。
2023-04-13 07:46
嗨，大家好，我想知道联想如何提供具有128GB RAM的Thinkpad P52 / P72选项所有配备这两种型号的英特尔处理器（P52和P72）包括：第8代Intel®Core™i7-8750H8
2018-10-26 14:58
刚刚入手fpga，要求设计一个简单的soc，带有基本的模块CPU，RAM,串口通信模块，支持与外部的SPI Flash进行通信，求设计思路，学习步骤等，时间比较紧迫
2015-04-19 17:26
本帖最后由 现在/明白 于 2018-1-24 10:10 编辑 门延迟大于cpu时钟？那cpu中的运算器是怎样工作的呢？它内部是不是低于1ns延迟的门电路呀？
2018-01-24 10:07
