本帖最后由 此账号已注册 于 2015-8-8 21:04 编辑 作为初学者，今天编写了几个 底层的 .V 程序，然后又编写顶层的.v顶层文件，可是，总是找不到添
2015-08-08 21:01
quartus ii 9.0 模块设计的分层思想，倒是明确。但是再使用quartus ii 9.0 不知道如何具体使工程出现顶层文件和
2016-06-30 08:53
E:/Board/hardware/altera9/maxii1270.bdf，以及cann't find requested location.对应的工程可以打开，这个BDF文件是顶层文件。
2017-08-20 16:40
quartus+modelsim联合仿真的时候，但有的.v源文件进行仿真前，需要把它设置为顶层模块（源文件并没有语法错误），然后将工程分析和综合后，点击RTL simu
2016-08-07 13:39
小弟原来使用的是Altera公司的CycloneII芯片，现在改用CycloneⅢ芯片，想直接使用原程序，但是使用的QuartusⅡ7.0在选择CycloneⅢ芯片后无法进行VQM文件的调用，据网上
2014-03-04 22:31
AD中怎么删除顶层或者底层，只保留底层或者顶层的丝印。导出PDF便于焊接元器件
2019-09-30 16:20
请问各位大神，如图这两颗器件明明在底层，但是双击显示的确是顶层。当我把他改成底层后，又显示在顶层了。请问怎么回事？怎么改？
2014-08-31 20:11
如题，小弟是新人初学PROTEL99SE。 画完后一块单面板，起动3D预览一看，原来底层画满线路的却没有一条线路，全部都是元件。在3D下翻过来看，线路却全在顶层。好似这块板子是被镜像了。这样的文件
2013-06-06 19:42
我用AD21把pcb转成edb格式文件导入到siwave里，发现原本在底层的无源器件除了磁珠全部超到顶层了，并且所有底层器件的焊盘都变到
2024-05-24 14:27
顶层文件包含3个底层文件，只有一个底层文件分配了Logic Cells和
2018-07-07 15:25
