如题，这样一来，pwm的时钟哪怕是来自HCLK（029不支持PLL作为pwm时钟）最高50MHZ，经预分频器最少2分频的话，时钟最高只有25
2023-06-19 08:14
请问下，我用STM32F427 (180MHz)，使用PA8脚输出50MHz给DP83848 (PHY)——通过修改PLL参数，将PLL_CLOCK调至150
2020-03-12 04:36
SysCtlClockSet(SYSCTL_SYSDIV_4 | SYSCTL_USE_PLL | SYSCTL_OSC_MAIN | SYSCTL_XTAL_6MHZ); /使能PLL50M/里面提到使用PL，
2022-11-18 15:06
为啥我试了带后分频器和PLL 模块的8 MHz FRC 振荡器（FRCPLL），和FRC的时钟速度一样，而且改了后分频倍数也没用，换了带后
2016-03-28 22:34
本帖最后由 hello_shang 于 2019-12-7 14:47 编辑 输入50Mhz,希望通过pll得到9M的时钟，但仿真结果是1Mhz，不知道问题出在哪。
2019-12-07 12:09
10Gbps的serdes，它应该使用那个速度的PLL。正常，PLL速度固定为P（预分频器，主分频器和S），我想扫描窄，所以我应该使用小数N
2020-06-16 15:27
STM32外部时钟是怎样通过PLL分频得到PLLCLK的整个流程的？
2021-11-24 07:32
初学者，要用一个50MHz的时钟，生成75MHz、10MHz、10KHz、2KHz的时钟，用一个pll实现不了，就用了如下方式：
2016-03-10 16:06
我已经使用 PLL2_PFD2 (396 Mhz) 将 FLEXSPI 设置为 99 Mhz 时钟，所以我期望使用 4 分频器获得 99
2023-03-29 06:19
本帖最后由 一只耳朵怪 于 2018-5-25 16:50 编辑 Deal all,请问在TMS570中，有PLL1和PLL2，其中PLL1多了一个调频的功能。可
2018-05-25 04:47
