8.17所示，本实例将用到FPGA内部的PLL资源，输入FPGA引脚上的25MHz时钟，配置PLL使其输出4路分别为12.5MHz、25
2018-04-19 19:00
如题，这样一来，pwm的时钟哪怕是来自HCLK（029不支持PLL作为pwm时钟）最高50MHZ，经预分频器最少2分频的话，时钟最高只有25
2023-06-19 08:14
在使用USB时，需要给USB控制器提供48MHz时钟用于USB的总线采样，在选择PLL分频作为USB 48MHz时钟源时，开关P
2023-10-23 08:25
请问下，我用STM32F427 (180MHz)，使用PA8脚输出50MHz给DP83848 (PHY)——通过修改PLL参数，将PLL_CLOCK调至150
2020-03-12 04:36
为啥我试了带后分频器和PLL 模块的8 MHz FRC 振荡器（FRCPLL），和FRC的时钟速度一样，而且改了后分频倍数也没用，换了带后
2016-03-28 22:34
分辨率 这里有几点细微差别…有一款DDS运行速度为400 MSPS，使用48位调谐字（AD9956），由此得到的调谐分辨率不低于1.42 µHz，不错，其单位是微赫兹。标准PLL的分辨率受限于环路中分频
2019-01-18 13:19
分辨率，这里有几点细微差别…有一款DDS运行速度为400 MSPS，使用48位调谐字（AD9956），由此得到的调谐分辨率不低于1.42 µHz，不错，其单位是微赫兹。标准PLL的分辨率受限于环路中分频
2018-10-11 11:15
基于特定的开发板上的时钟策略：倍频/分频系数需要在使能 PLL 之前进行配置，所以需要在 Open PLL 之前将所有系统的时钟分频器系数以及
2021-08-23 09:12
Actel FPGA PLL锁相环的最大能达到几倍频几分频？我在网上查了一下有人说是20倍频，10分频，但是我没有在芯片手册里面找到资料，想要确认一下。
2014-12-04 11:25
10Gbps的serdes，它应该使用那个速度的PLL。正常，PLL速度固定为P（预分频器，主分频器和S），我想扫描窄，所以我应该使用小数N
2020-06-16 15:27
