硬件：c6678 // The System PLL governs the device (CorePac) operating speed. // // Each board designer
2018-06-21 02:45
板子外部晶振是25M的，想让MCP跑到720M，问题如下： 1. 请问裸机程序CCS debug时如何启动PLL？ 2. temp = RD_MEM_32(CONTROL_STATUS) >
2018-06-21 00:31
我用AD9883对视频进行A/D转换，VGA信号的帧频为75HZ，分辨率为800*600。我按照pll divider的计算公式算得分频系数为1056，VCO RANGE 和CHARGE PUNMP CURRENT的值也按参考的值写入。但是发现得到的HSOUT和D
2018-11-27 09:16
我们在用125兆输入FPGA内部PLL倍频为300兆，然后这个时钟输出到IO管脚引出测量，用了很高级的示波器和探头，发现时钟上下抖动有正负电平: 最高的正电平变成了零电平，零电平向下抖动，变成了最低
2018-05-10 08:14
我们的产品要求低功耗，我现在想通过设置PLL降低主频，根据不同的使用状态使用不同的PLL分频系数，请问在程序运行中能够切换吗？怎么实现？
2020-04-21 10:08
适合RF市场应用的集成VCO的PLL适合微波市场应用的集成VCO的PLL
2021-01-26 06:13
特权老师，您好，关于时序分析-寻找PLL相移值，有些问题想请教您：疑问一：在您的《特权和你一起学NIOS II》书中，第五章，5.4 三部曲-时序报告，5.4.1 寻找PLL相移值，第102页，书中
2013-10-22 22:26
什么是PLL? PLL有什么作用？
2021-06-18 07:03
现在在用quartus ii 14.1，5CEFA2F23I7的片子，在使用软件自带的PLL时，不知如何例化PLL，这个跟以前的版本不一样了
2016-03-19 15:45
嗨，我正在实现LVDS视频流的DeSerializer。我对PLL_ADV的设置有一些疑问。我的设计基于XAPP1064，我使用的是XC6SLX16。我输入时钟的频率是22MHz
2019-08-06 09:34
