硬件：c6678 // The System PLL governs the device (CorePac) operating speed. // // Each board designer
2018-06-21 02:45
你好我想用PLL来产生一个基本时钟，而我想用第二个PLL来驱动它。请求的背景是我有一个输入时钟为26 MHz的Spart
2019-07-15 07:29
板子外部晶振是25M的，想让MCP跑到720M，问题如下： 1. 请问裸机程序CCS debug时如何启动PLL？ 2. temp = RD_MEM_32(CONTROL_STATUS) >
2018-06-21 00:31
我用AD9883对视频进行A/D转换，VGA信号的帧频为75HZ，分辨率为800*600。我按照pll divider的计算公式算得分频系数为1056，VCO RANGE 和CHARGE PUNMP CURRENT的值也按参考的值写入。但是发现得到的HSOUT和D
2018-11-27 09:16
因为我要为10个信号进行倍频所以用了PLL，但一个PLL只有3个输出，所以我用了多个
2014-11-16 08:34
我们在用125兆输入FPGA内部PLL倍频为300兆，然后这个时钟输出到IO管脚引出测量，用了很高级的示波器和探头，发现时钟上下抖动有正负电平: 最高的正电平变成了零电平，零电平向下抖动，变成了最低
2018-05-10 08:14
适合RF市场应用的集成VCO的PLL适合微波市场应用的集成VCO的PLL
2021-01-26 06:13
: WYSIWYG primitive "pll" is not compatible with the current device family”这条错误
2014-12-15 17:12
我们的产品要求低功耗，我现在想通过设置PLL降低主频，根据不同的使用状态使用不同的PLL分频系数，请问在程序运行中能够切换吗？怎么实现？
2020-04-21 10:08
，SERDES-Ratio是7：1。我不能简单地将时钟乘以7，因为这使我得到154MHz，低于VCO的频率范围（400-1080MHz）。相反，我乘以21.从462MHz产生的频率很好。从这个频率我产生四个频率
2019-08-06 09:34
