问：什么是PLL频率合成器?
2019-09-17 19:00
LS1046A 数据表第 5.1 节列出了“核心集群组 PLL 频率”最小值 1000 MHz。这令人困惑：这是 CGA_PLL1 和 CGA_PLL2 的最低工作
2023-03-31 06:45
如题, 如何查看当前新唐单片机的pll频率 可以通过nulink ,利用pinview的查看功能,查看其中的一个串口.通过鼠标放在串口的引脚上,可以看到当前串口的时钟源和时间的频率. 因此,要能
2023-06-14 07:23
我正在使用 RT 1020（kWM8960 编解码器）的演示复合 HID 音频统一代码，我注意到代码中使用的音频 PLL 频率为 786.48MHz。我想知道 1) 如何选择音频 PLL
2023-06-12 06:04
尤其在无线通信应用中，常常需要以非常短的时间切换 PLL (锁相环) 合成器的输出频率。在这类情况下，人们经常希望在相对较大的频率跳变之后，以不到 20µs 时间实现稳定的输出
2019-07-25 06:16
最近在使用AD9510这款芯片配置时钟，目前程序已经能够将输入频率直接分频输出，但是PLL锁相环这部分始终没能够配置成功。请问想要PLL锁相环控制VCO输入一个固定的频率
2019-03-23 15:04
。本文结合FPGA技术、锁相环技术、频率合成技术，设计出了一个整数/半整数频率合成器，能够方便地应用于锁相环教学中，有一定的实用价值。那么有谁知道具体该如何利用FPGA设计PLL
2019-07-30 07:55
寄存器的200 MHz时钟，我试图使用时钟向导获得超过900 MHz的单端但没有帮助我的问题是我能从PLL，DCM或级联PLL DCM获得多大的输出频率限制？ ，甚至可以从PL
2019-08-02 06:10
救急！！有没有什么简单的芯片可以实现PLL频率合成的？出来lmx系列之外的！
2016-12-11 16:17
你好，我希望产生更高的时钟频率。我们使用PLL来获得更高的电平，但接收的输出数据位移位一位。使用内部时钟时，按正确的顺序接收该位，同时使用PLL（并将乘法器和除法器常数保持为1 - 有效地在输出端
2020-03-24 06:08
