硬件：c6678 // The System PLL governs the device (CorePac) operating speed. // // Each board designer
2018-06-21 02:45
广纳人才。 高级硬件工程师： 任职条件1. 本科以上学历，5年以上硬件设计经验2. 具有良好的模拟和数字电路基础，熟悉常用的数字电路、模拟电路、数模转换和各类接口电路设计经验；3. 具有嵌入式系统
2015-07-30 14:42
有人用Xilinx ISE的mig生成ddr2，然后进行调试的吗？如果选择了内含pll，顶层时钟怎么连接
2014-09-15 19:14
AD中怎么删除顶层或者底层，只保留底层或者顶层的丝印。导出PDF便于焊接元器件
2019-09-30 16:20
我用AD9883对视频进行A/D转换，VGA信号的帧频为75HZ，分辨率为800*600。我按照pll divider的计算公式算得分频系数为1056，VCO RANGE 和CHARGE PUNMP CURRENT的值也按参考的值写入。但是发现得到的HSOUT和D
2018-11-27 09:16
请问各位大神，如图这两颗器件明明在底层，但是双击显示的确是顶层。当我把他改成底层后，又显示在顶层了。请问怎么回事？怎么改？
2014-08-31 20:11
嗨，我需要如何定义pll输出时钟，我期望pll的输出时钟彼此异步。但该工具正在对pll的两个输出时钟进行时序分析。实际上它们是假路径，我怎么能避免这种情况。
2019-11-08 07:20
我们在用125兆输入FPGA内部PLL倍频为300兆，然后这个时钟输出到IO管脚引出测量，用了很高级的示波器和探头，发现时钟上下抖动有正负电平: 最高的正电平变成了零电平，零电平向下抖动，变成了最低
2018-05-10 08:14
你好我试图使用不在顶层的垫组件，并使用保持层次结构。它依赖于映射。我需要一个解决方案，而不是把它放在最顶层。谢谢Yotam
2020-06-15 08:10
将verilog文件设置为顶层模块的命令是什么？在xilinx 14.1中，它是项目集sample.v但是对于13.1，任何人都可以帮助我吗？如果我输入相同的命令，我得到错误消息..错误说它是无效的命令行。
2019-10-24 06:37
