pll_clk 为41M，修改了如下几个寄存器的值，pll_clk没什么变化，请问这是为什么呢？P0:0x05(5) [
2024-10-09 10:27
在做PLL时，输入时钟是50MHZ，希望经过PLL后，输出100MHZ。PLL只有input_clock,areset,c0
2014-12-01 09:28
嗨，我需要如何定义pll输出时钟，我期望pll的输出时钟彼此异步。但该工具正在对pll的两个
2019-11-08 07:20
我参考时钟100MHz，SYNC_CLK在旁路PLL时输出6.25MHz，说明时钟是没问题的，但在使能PLL后输出异常，SYNC_CLK
2023-12-06 06:27
ad9915的ref_clk为40Mhz，在PLL使能关闭的时候，sync_clk输出为2.5MHz的时钟信号。但是当打开PLL
2018-09-19 10:13
Select'设置为6'b111111来启动自动搜索功能；但内部PLL无法锁定，再查询0x08寄存器高6bit，显示值又回到了6'b000000。 我手动将
2024-01-15 07:00
你好， 我很难在 pll2 上为 stm32mp157 设置 DDR 时钟。 时钟已使用 CubeMX 配置为 528MHz。我根据数据表/参考手册检查了 DeviceTree 中
2022-12-27 09:06
我的问题来自bank 1的差分时钟（PinIO_L40P_GCLK11_1 / IO_L40N_GCLK10_1）通过IODELAY和BUFIO路由到PLL。问题：xilinx ISE不允许我将输出
2019-06-10 13:47
喜： 我有一个问题，当我使用pll dirver 2时钟（a，b）时，时钟b将作为输出连接到PIN。 当项目映射时，它将是错误的。“地点1206和地方1136” 我能怎么做。以上来自于谷歌翻译以下
2019-06-12 07:09
，斯巴达6未能实现这一目标。这就是我使用第一个PLL产生30MHz时钟的原因。我使用30 MHz时钟作为另一个具有30 MHz和120 MHz输出的PLL的输入。我已经
2019-07-15 07:29
