我参考时钟100MHz，SYNC_CLK在旁路PLL时输出6.25MHz，说明时钟是没问题的，但在使能PLL后输出异常，SYNC_CLK
2023-12-06 06:27
在做PLL时，输入时钟是50MHZ，希望经过PLL后，输出100MHZ。PLL只有input_clock,areset,c0
2014-12-01 09:28
这是电路图，1.0V电压输出为0，其他两路输出正常，是什么原因呢
2024-01-03 09:49
pll_clk 为41M，修改了如下几个寄存器的值，pll_clk没什么变化，请问这是为什么呢？P0:0x05(5) [
2024-10-09 10:27
。 当PLL达到稳定状态后，若输入信号为一固定频率的正弦波，则VCO的输出信号频率经程序分频器分频后与输入信号频率相等，它们之间的相位差为一常值。这种状态为环路的锁定
2011-07-16 09:09
Select'设置为6'b111111来启动自动搜索功能；但内部PLL无法锁定，再查询0x08寄存器高6bit，显示值又回到了6'b000000。 我手动将
2024-01-15 07:00
ad9915的ref_clk为40Mhz，在PLL使能关闭的时候，sync_clk输出为2.5MHz的时钟信号。但是当打开PLL
2018-09-19 10:13
;pll:pll|altpll:altpll_component|pll_altpll:auto_generated|pll1" （这是一个
2020-02-20 14:41
我的问题来自bank 1的差分时钟（PinIO_L40P_GCLK11_1 / IO_L40N_GCLK10_1）通过IODELAY和BUFIO路由到PLL。问题：xilinx ISE不允许我将输出
2019-06-10 13:47
shift”为“0 deg”，表示该通道输出的时钟相位为0 deg。● 输入“Clock duty cycle(%)”
2016-09-12 17:31
