时钟设备设计使用 I2C 可编程小数锁相环 (PLL)，可满足高性能时序需求，这样可以产生零 PPM（百万分之一）合成误差的频率。高性能时钟 IC 具有多个时钟输出，用于驱动打印机、扫描仪和路由器等
2021-06-29 07:00
什么是PLL? PLL有什么作用？
2021-06-18 07:03
基于PLL的XO进行频率编程如何进行？如何为定时应用选择合适的基于PLL的振荡器？
2021-04-02 06:39
、实用的PLL频率合成器的设计与制作、可编程分频器的种类与工作原理以及电压控制振荡器等。 纯分享贴，有需要可以直接下载附件获取文档！ （如果内容有帮助可以关注、点赞、评论支持一下哦~）
2025-04-18 15:34
本文由ADI时钟和信号部市场经理JLKeip撰写 在上篇内容 DDS or PLL？ 中承诺，我会对DDS/PLL优势对比表的一些微妙之处做一个评述。 这里先谈谈我认为更适合DDS的一些特点。 频率
2019-01-18 13:19
十几年前，频率控制行业推出了基于锁相环(PLL)的振荡器，这是一项开拓性创新技术，采用了传统晶体振荡器(XO)所没有的多项特性。凭借内部时钟合成器IC技术，基于PLL的XO可编程来支持更宽广的频率
2019-07-31 06:49
本文由ADI时钟和信号部市场经理JLKeip撰写在上篇内容 DDS or PLL？ 中承诺，我会对DDS/PLL优势对比表的一些微妙之处做一个评述。 这里先谈谈我认为更适合DDS的一些特点。频率
2018-10-11 11:15
我正在开发一个简单的Verilog项目，但是当我使用ISE Project Navigator生成编程文件时，我不断收到错误“错误：Bitgen - pminfo中的未知PLL_ADV站点”。多次。但是，这似乎没有错误似乎不会阻止文件成功生成。我也能够在Virte
2020-03-20 10:08
嗨，我在我的设计中使用了向导生成的GTP Core。我仅使用PLL0使用四个磁贴，每个磁贴都是相同的。我还使用了两个用户时钟（一个用于TX（通道速度：0.64Gbps），一个用于RX
2019-06-19 11:27
用modelsim10.0c对Cyclone4的PLL核做后仿真时，出现了这样的问题：PLL工作正常，PLL的输出脚上有波形，但是与PLL相连的触发器的时钟脚上却没有波
2012-04-11 15:26
