硬件：c6678 // The System PLL governs the device (CorePac) operating speed. // // Each board designer
2018-06-21 02:45
特权老师，您好，关于时序分析-寻找PLL相移值，有些问题想请教您：疑问一：在您的《特权和你一起学NIOS II》书中，第五章，5.4 三部曲-时序报告，5.4.1 寻找PLL相移值，第102页，书中
2013-10-22 22:26
你好我想用PLL来产生一个基本时钟，而我想用第二个PLL来驱动它。请求的背景是我有一个输入时钟为26 MHz的Spart
2019-07-15 07:29
12种常用拓扑电路与公式对应关系图，包括BUCK电路BUCK BOOST电路SEPIC电路FLYBACK电路FORWARD电路SWITCH FORWARD电路ACTIVE CLAMP FORWARD
2011-10-26 16:48
`我想问一下精通开关电源设计第2版的80页有个公式2-127中最后的*(1-D)^2是什么意思我看了几天也没看出来个道理，请高手指教一下？下图是问题书上的原内容`
2017-04-19 10:13
本文由ADI时钟和信号部市场经理JLKeip撰写 在上篇内容 DDS or PLL？ 中承诺，我会对DDS/PLL优势对比表的一些微妙之处做一个评述。 这里先谈谈我认为更适合DDS的一些特点。 频率
2019-01-18 13:19
本文由ADI时钟和信号部市场经理JLKeip撰写在上篇内容 DDS or PLL？ 中承诺，我会对DDS/PLL优势对比表的一些微妙之处做一个评述。 这里先谈谈我认为更适合DDS的一些特点。频率
2018-10-11 11:15
列表 通过APB接口修改相关寄存器数值重新配置输出时钟频率，详细寄存器地址及其定义，如表2所示： 3、动态时钟计算公式 (1) 输出频率的计算 PLL 输出时钟频率由输入时钟频率、配置模式
2024-08-15 17:41
您好， 在LPC4370 数据表中，第 7.23.3 节，第 81 页，声明“所有分支时钟都是两个时钟控制单元 (CCU) 之一的输出，并且可以独立控制。来自同一基本时钟的分支时钟是同步的在频率
2023-05-06 07:15
TMS320C6455的PLL1控制器有一个PLLM寄存器，根据C6455的data sheet，PLLM[4:0]用于设置PLL1的倍频系数（见第138页）且倍频系数
2018-12-24 14:23
