时，称为同步状态或者锁定状态，此时输出电压与输入电压保持固定的相位差值，因此称为锁相环路。它由鉴相器、电荷放大器（chargepump）、低通滤波器、压控振荡器组成。为了使得PLL的输出频率是输入
2020-11-17 09:52
我的用的FPGA是Cyclone Iv。其中PLL的数字电源是1.2v，模拟电源是2.5v。 我想用PLL输出一个差分的时钟信号作为前端AD的采样时钟，只是现在不知道pll 输出的时钟信号
2014-11-06 23:20
的基本锁相环 PLL中，反馈控制环路驱动电压控制振荡器(VCO)，使振荡器频率（或相位）精确跟踪所施加基准频率的倍数。许多优秀的参考文献 (例如Best的锁相环1),解释了PLL的数学分析；ADI
2018-12-21 09:05
什么是PLL? PLL有什么作用？
2021-06-18 07:03
的时钟源。随着集成电路加工中功能器件的尺寸缩小，器件电源电压也呈下降趋势，包括PLL和其它混合信号功能所用的电源。然而，PLL的关键元件——“压控振荡器”(VCO)的实用技术要求并未随之大幅降低。许多
2019-06-26 06:39
我只在VDD_B上获得了默认PLL设置和100kHz参考频率的电压波形。尝试计算N分频器并更改寄存器17,18,19中的设置会导致VDD_B上的读数为零。到目前为止，在所有测试中，我只看到了VDD_A上
2019-08-12 10:09
、实用的PLL频率合成器的设计与制作、可编程分频器的种类与工作原理以及电压控制振荡器等。 纯分享贴，有需要可以直接下载附件获取文档！ （如果内容有帮助可以关注、点赞、评论支持一下哦~）
2025-04-18 15:34
嗨，我在我的设计中使用了向导生成的GTP Core。我仅使用PLL0使用四个磁贴，每个磁贴都是相同的。我还使用了两个用户时钟（一个用于TX（通道速度：0.64Gbps），一个用于RX
2019-06-19 11:27
步骤 1：设置 SYSCTRL_CR1.PLLEN 为 0，关闭 PLL； 步骤 2：等待 SYSCTRL_PLL.STABLE 标志被系统硬件清零； 步骤 3：更改 PLL 的参数； 步骤 4
2025-12-11 06:38
fr为l0kHz时，输往回路滤波器的脉波周期为0.1mS。为了保持电压值VR而增大回路滤波器的时间常数时，便无法追踪VCO的振荡频率的变化。如果时间常数太小时，会在VR上出现涟波，使PLL的稳定度恶化
2018-08-28 12:03
