在集成电路设计中，版图（Layout）是芯片设计的核心之一，通常是指芯片电路的物理实现图。它描述了电路中所有元器件（如晶体管、电阻、电容等）及其连接方式在硅片上的具体布局。版图是将电路设计转化为实际
2025-04-02 14:07
本文章主要详细介绍了pcb版图设计工具，分别有FreePCB、MentorPADS、MentorWG2005。
2019-04-24 17:47
当PLL参考时钟和PLL反馈时钟的频率和相位相匹配时，PLL则被称为是锁定状态。达到锁定状态所需的时间称为锁定时间，这是PLL设计最关键的参数之一。
2018-03-14 15:17
先用FPGA的外部输入时钟clk将FPGA的输入复位信号rst_n做异步复位、同步释放处理，然后这个复位信号输入PLL，同时将clk也输入PLL。设计的初衷是在PLL输出有效时钟之前，系统的其他部分都保持复位状态。
2020-03-29 17:19
Contact面积允许的情况下,能打越多越好,尤其是input/output部分,因为电流较大.但如果contact阻值远大于diffusion则不适用.传导线越宽越好,因为可以减少电阻值,但也增加了电容值
2023-09-08 17:03
本实验活动介绍锁相环(PLL)。PLL电路有一些重要的应用，例如信号调制/解调（主要是频率和相位调制）、同步、时钟和数据恢复，以及倍频和频率合成。在这项实验中，您将建立一个简单的PLL电路，让您对
2023-07-10 10:22
查看捕捉点设置是否正确
2023-05-30 10:51
物理设计工具的作用是采用自动布局布线技术或人工编辑的方法实现集成电路的版图设计。
2022-08-27 11:51
版图将会对模拟电路性能产生巨大的影响，针对matching要求很低，nmos的body-effect不可小视，current matching即使差到20%~40%，matching最后造成了接近50%的偏差，也就是差不多到了1:600。
2018-02-16 10:02
校准完成后，PLL的反馈操作使VCO锁定于正确的频率。锁定速度取决于非线性周跳行为。PLL总锁定时间包括两个部分：VCO频段校准时间和PLL周跳时间。VCO频段校准时间仅取决于PFD频率；PFD频率越高，锁定时间越短
2018-05-11 15:14
