什么是锁相环 (PLL)？一个锁相环PLL电路通常由哪些模块组成？
2022-01-17 06:01
什么是PLL? PLL有什么作用？
2021-06-18 07:03
请教一下，AIC3104C工作在Slave模式，使用BCLK引脚信号作为时钟信号源，目前主控给BCLK引脚送1.024MHz的矩形波信号。 我的问题是AIC3104C内部PLL模块中
2024-10-11 06:12
Design界面下有如图所示的“Creating:pll_controller.xco”的提示信息，大家需要耐心等待一会，新建的PLL模块正在创建中，随后将会弹出PLL
2019-01-21 21:33
（1.28Gbps））。所以我有6个PLL。我的GTP设计是完全对称的。只有一个MGT_USRCLK模块的PLL（PLL0）被锁定，另一个（
2019-06-19 11:27
_controller.xco”的提示信息，大家需要耐心等待一会，新建的PLL模块正在创建中，随后将会弹出PLL的配置页面。 3 PLL配置如图所示，在弹出的
2015-11-16 12:09
我知道ADS中有进行PLL设计的模板（design guide），分别进行交流分析，瞬态分析，和噪声分析，现在我就是还没有弄明白怎么进行噪声分析，因为我不知道怎么去表征PLL每个子模块的噪声。希望在
2021-06-25 07:16
简介“锁相环”(PLL)是现代通信系统的基本构建模块。PLL通常用在无线电接收机或发射机中，主要提供“本振”(LO)功能；也可用于时钟信号分配和降噪，而且越来越多地用作高采样速率模数(A/D)转换
2019-06-26 06:39
需求：目前项目需要UPP发送时钟为24M，用PLL0分频只能得到28.5M，故选用PLL1作为UPP、UART2模块输入时钟。结果：现在已经实现了upp发送时钟24M，然而UART2接PC串口助手得
2019-07-01 07:23
为什么没有波形呢 怎么改，求指教？着急被测模块：module PLL_count(dnup,enable,borrow,kmode,carry,rst,kclk);input dnup
2016-03-09 21:25
