2，都有分频器去对Clock source做倍频或分频的工作。可否解释一下这个专属PLL1的调频功能，指的是什麽呢?他的功用又是为何呢?谢谢Best Regards,Fan
2018-05-25 04:47
在做PLL时，输入时钟是50MHZ，希望经过PLL后，输出100MHZ。PLL只有input_clock,areset,c0三个引脚。但是实际上并没有输出信号，请问这是为什么呢
2014-12-01 09:28
如题，9176DAC的PLL锁上了，证明时钟应该没问题，但是为什么DLL和serdes PLL锁不上呢？配置顺序，我是按照手册的START-UP SEQUENCE进行配置的。
2023-12-01 06:54
如何用PLL对时钟进行配置呢？PLL配置时钟唤醒后还需要重新配置RCC吗？
2021-11-22 06:30
什么是PLL? PLL有什么作用？
2021-06-18 07:03
请问，想通过FPGA的PLL倍频产生个500MHz的时钟来使用，以此时钟来做定时精密延迟，不知道PLL倍频倍数有什么要求，比如好像有的器件支持不到500MHz，有没有可推荐的器件呢 补充内容 (2017-1-4 0
2017-01-03 17:04
的负电平，也就是整体往下搬移了。请见贴图，贴图是开了余晖的效果。请问各位专家这是怎么回事呢？是外部时钟的问题还是PLL的问题呢？
2018-05-10 08:14
能否用频率合成器，如ADF4351来做PLL,VCO的开环FSK调制呢。如何不行，能否给一些芯片选型的建议。
2018-12-26 14:27
如果要学习关于FPGA的pll搭建和让工程在有源码的情况下一步一步变为例程中那样有序的工程，该做那些准备呢？
2016-12-28 00:46
pll_clk 为41M，修改了如下几个寄存器的值，pll_clk没什么变化，请问这是为什么呢？P0:0x05(5) [PLL P and R -VAL ] (11h)
2024-10-09 10:27
