如何测量PLL的频率呢
2024-02-19 07:26
我找遍了文档，只有一个文档对FDEN有介绍，我对文档上的FDEN的理解是，N分频器的分母的值就等于FDEN的值，比如PLL_DEN=1000，那么FDEN就等于1000对么？如果是这样的，那么PLL_NUM / PLL
2024-11-11 06:50
2，都有分频器去对Clock source做倍频或分频的工作。可否解释一下这个专属PLL1的调频功能，指的是什麽呢?他的功用又是为何呢?谢谢Best Regards,Fan
2018-05-25 04:47
C6713 PLL1、硬件外部有个复位键，RESET，PLL配置时有个和PLL_reset，这两个是什么关系呢？没什么联系吧？2、
2018-07-25 06:18
的负电平，也就是整体往下搬移了。请见贴图，贴图是开了余晖的效果。请问各位专家这是怎么回事呢？是外部时钟的问题还是PLL的问题呢？
2018-05-10 08:14
什么是PLL? PLL有什么作用？
2021-06-18 07:03
在做PLL时，输入时钟是50MHZ，希望经过PLL后，输出100MHZ。PLL只有input_clock,areset,c0三个引脚。但是实际上并没有输出信号，请问这是为什么呢
2014-12-01 09:28
PLL锁相环，我的理解就是：顾名思义就是锁住相位，达到两个信号同步的效果。 疑问1：看到的很多都是用来做倍频分频，这是怎么回事呢？不是锁相位么，怎么又扯到频率去了？是不是PLL有广义的还有狭义的之分
2023-04-24 09:46
请问，想通过FPGA的PLL倍频产生个500MHz的时钟来使用，以此时钟来做定时精密延迟，不知道PLL倍频倍数有什么要求，比如好像有的器件支持不到500MHz，有没有可推荐的器件呢 补充内容 (2017-1-4 0
2017-01-03 17:04
能否用频率合成器，如ADF4351来做PLL,VCO的开环FSK调制呢。如何不行，能否给一些芯片选型的建议。
2018-12-26 14:27
