发生器（CLK_HR_P）的时钟进入XPS项目。我收到以下错误：地点：1401 - 已发现时钟IOB / PLL时钟分量对未放置在最佳
2020-07-20 12:51
嗨，我需要如何定义pll输出时钟，我期望pll的输出时钟彼此异步。但该工具正在对pll的两个输出
2019-11-08 07:20
我使用PLL生成时钟，该时钟由自定义IP和外部外设（DAC）提供。在这种情况下我需要使用时钟转发吗？当我使用ODDR使用时钟
2019-04-25 08:42
OBSCLK输出，即选择查看PLL1_SYSCLK(1~3)的时钟；3、最后选择PLL1_SYSCLK(1~3)中的一个进行查看。理论上，由GEL文件初始化后时钟为：
2020-03-23 10:53
请问，想通过FPGA的PLL倍频产生个500MHz的时钟来使用，以此时钟来做定时精密延迟，不知道PLL倍频倍数有什么要求，比如好像有的器件支持不到500MHz，有没有可
2017-01-03 17:04
OBSCLK输出，即选择查看PLL1_SYSCLK(1~3)的时钟；3、最后选择PLL1_SYSCLK(1~3)中的一个进行查看。理论上，由GEL文件初始化后时钟为：
2015-12-24 14:17
M058S开发板，使用BSP例程，想测试一下内部时钟HIRC PLL 修改PLLCON_SETTINGCLK_PLLCON_50MHz_HIRC 屏蔽掉外部时钟使能，切换HCLK到
2023-06-14 09:16
PLL的时钟源必须是HXT吗？
2023-06-20 07:17
大家好我正在使用Zynq ZC702板。如何创建自己的PLL时钟？例如，我的IP需要25MHz时钟我尝试了以下方法1. XPS中的时钟向导2.AXI
2019-09-03 10:43
使用PLL-PHI0，结果是错误的，而且active time value 大于period，这是不合理的。我还发现官方 RTD eMIOS_ICU 示例使用 FIRC 作为 eMIOS 源时钟，但是如果我们创建一个
2023-03-20 07:42
