发生器（CLK_HR_P）的时钟进入XPS项目。我收到以下错误：地点：1401 - 已发现时钟IOB / PLL时钟分量对未放置在最佳
2020-07-20 12:51
我使用PLL生成时钟，该时钟由自定义IP和外部外设（DAC）提供。在这种情况下我需要使用时钟转发吗？当我使用ODDR使用时钟
2019-04-25 08:42
大家好我正在使用Zynq ZC702板。如何创建自己的PLL时钟？例如，我的IP需要25MHz时钟我尝试了以下方法1. XPS中的时钟向导2.AXI
2019-09-03 10:43
请问，想通过FPGA的PLL倍频产生个500MHz的时钟来使用，以此时钟来做定时精密延迟，不知道PLL倍频倍数有什么要求，比如好像有的器件支持不到500MHz，有没有可
2017-01-03 17:04
嗨，我需要如何定义pll输出时钟，我期望pll的输出时钟彼此异步。但该工具正在对pll的两个输出
2019-11-08 07:20
本章节介绍了 Cyclone® IV 器件系列中具有高级特性的层次时钟网络与锁相环 (PLL)，包括了实时重配置 PLL 计数器时钟频率和相移功能的详尽说明，这些功能使
2017-11-14 10:09
进了STOP模式后，PLL停掉了，所以，如果开始的时钟配置，用的是PLL，那么唤醒后，需要重新配置RCC。如果使用的是PLL,及时是用MSI作为
2021-08-18 08:17
PLL的时钟源必须是HXT吗？
2023-06-20 07:17
OBSCLK输出，即选择查看PLL1_SYSCLK(1~3)的时钟；3、最后选择PLL1_SYSCLK(1~3)中的一个进行查看。理论上，由GEL文件初始化后时钟为：
2020-03-23 10:53
嗨，我们有一个非常紧凑的Virtex7，看到相当多的时钟偏差。在几个方面，我读过PLL可以用来弥补时钟偏差，但没有找到如何做到这一点的策略或实例。任何人都可以提供可能的策略指针吗？谢谢，/麦克风
2020-07-27 06:11
