问题1：如图中红框部分。VCXO使用25M晶振。设置D1后，PLL1_OUT没有输出？这个PLL1_OUT不需要再做其它处理吧？用示波器量9524的OSC_IN有25M时钟，但
2018-09-28 15:00
什么是PLL? PLL有什么作用？
2021-06-18 07:03
PLL用HMC704，VCO用HMC733，环路滤波器怎么计算？
2019-01-11 08:41
按照PLL总框图，1、我先配置CLKOUT引脚复用，从该引脚用示波器查看PLL0_SYSCLK(1~7)以及PLL1_SYSCLK(1~3);2、然后在OCSEL[OC
2020-03-23 10:53
按照PLL总框图：1、我先配置CLKOUT引脚复用，从该引脚用示波器查看PLL0_SYSCLK(1~7)以及PLL1_SYSCLK(1~3);2、然后在OCSEL[OC
2015-12-24 14:17
我用quartusII9.1生成了PLL，通过倍频时钟100M输出，驱动一个计数器。但在signaltap里根观察，计数器没有工作。我又将系统时钟50M直接给计数器，发现计数器工作。前一个计数
2015-08-28 20:44
嗨，我在我的设计中使用了向导生成的GTP Core。我仅使用PLL0使用四个磁贴，每个磁贴都是相同的。我还使用了两个用户时钟（一个用于TX（通道速度：0.64Gbps），一个用于RX
2019-06-19 11:27
初学者，要用一个50MHz的时钟，生成75MHz、10MHz、10KHz、2KHz的时钟，用一个pll实现不了，就用了如下方式：pll1 p1(.inclk0(clk_in),.c0(clk_75M
2016-03-10 16:06
能否用频率合成器，如ADF4351来做PLL,VCO的开环FSK调制呢。如何不行，能否给一些芯片选型的建议。
2018-12-26 14:27
`程序是实验fpga控制sdram的，用的是cycloneII。。。现在想用cycloneI 来跑程序，直接改了芯片型号，运行时出现这样的错误，请高手指点，程序哪里要改一下“Error
2014-12-15 17:12
