、5dBm正弦波，从CLKin1输入。通过FPGA抓取芯片IO输出的PLL_DLD信号。发现PLL1偶尔会失锁，失锁后大
2024-11-11 06:54
我的CDCE62005能够正常配置和输出，但掉电后再重新上电，PLL_LOCK会变成锯齿状，不是稳定高电平了，输出频率也会不准确。 这时我需要重新手动对VCO做校准才
2024-11-08 07:52
现在在调试DDS激励ADF4351输出扫频信号的板子，碰到点问题。当配置4351寄存器的参考时钟为20MHZ时，输入的参考时钟只能在20MHZ+/-1MHZ的范围内变化，超过这个范围就会失锁，不知道是我哪个寄存器配置问题，还是这个芯片无法做到较大范围改变参考时钟而
2018-12-03 16:09
现在在调试DDS激励ADF4351输出扫频信号的板子，碰到点问题。当配置4351寄存器的参考时钟为20MHZ时，输入的参考时钟只能在20MHZ+/-1MHZ的范围内变化，超过这个范围就会失锁，不知道是我哪个寄存器配置问题，还是这个芯片无法做到较大范围改变参考时钟
2018-11-12 15:10
工程师朋友，你好： 我的AD9957使用外部10MHz参考信号，内部使用PLL。但是我的20块电路板中，有2、3个的PLL失锁。请求解答，谢谢！附件为环路滤波参数附件QQ截图20130813113149.png24
2018-11-12 09:21
？ 疑问2：PLL是不是可以生成指定的某一点频率呢？ 生成的范围由什么决定啊？ 疑问3：:大家平时说的PLL失锁了，失锁
2023-04-24 09:46
本文设计了一种宽频率范围的CMOS锁相环(PLL)电路，通过提高电荷泵电路的电流镜镜像精度和增加开关噪声抵消电路，有效地改善了传统电路中由于电流失配、电荷共享、时钟馈通等导致的相位偏差问题。设计了
2019-07-08 07:37
怎样才能读取芯片的工作状态例如PLL2是否失锁?通过IIC借口直接读取R13寄存器的内容?还需要配置其他寄存器吗? 如果我想通过STATUS0输出管脚获取PLL2是否失锁
2024-11-11 07:37
，这个肯定是因为Tx PLL失锁造成。 我现在的疑惑是： 通过软件产生了初始化脚本，TDD和FDD的配置上 除了状态机模式设置，其他没有什么不同，为什么产生的TDD脚本会产生Tx PLL Unlocked
2018-08-22 09:19
1、小批量试产，有一块板卡CDCE72010开机一段时间后PLL失锁，其他9片板卡均正常。不知道这个板子发生了什么问题，如下为原理图、晶振、PLL参数 能帮忙看下，从那几个方面入手分析一下么，多谢了
2024-11-13 06:00
