课件-Linux内核的功能
2020-06-19 08:01
RK Clock开发指南主要介绍 RK 平台时钟子系统框架介绍以及配置RK PLL展频功能详细说明主要介绍 展频概念，展频参数配置，展频注意事项
2022-06-17 15:19
能成为噪声源。LDO数据手册显示的噪声频谱密度通常会影响噪声敏感型器件，比如PLL（见图3）。为PLL选择低噪声电源，特别是需要为VCO的内核电流提供电源。图3. LDO 噪声频谱密度通常
2017-03-17 16:25
本章节介绍了 Cyclone® IV 器件系列中具有高级特性的层次时钟网络与锁相环 (PLL)，包括了实时重配置 PLL 计数器时钟频率和相移功能的详尽说明，这些功能使
2017-11-14 10:09
EG_PHY_PLL 是 FPGA 内部的时钟锁相环硬核 IP 模块，Eagle 系列 FPGA 内嵌 4 个多功能锁相环（PLL0~PLL3），分布在器件四角，可实现
2022-10-27 07:45
微内核与大内核是操作系统设计中的两种不同的思想，这与 CPU 的设计中 RISC 和 CISC 构架类似。其中，微内核的思想是，把尽量少的操作系统机制放到内核模块中进行
2021-12-20 07:11
1. ARM内核MCU调试软件可以用来刷写程序、读取、校验、擦除Flash。2. 基本功能2.1 创建工程选择目标MCU型号选择成功后，检查一下：保存工程。下次再打开软件是直接加载工程即可。2.2
2021-12-15 06:28
RCU学习笔记Chapter 1 时钟1.1 名词解释PLL:PLL(Phase Locked Loop)： 为锁相回路或锁相环，用来统一整合时钟信号，使高频器件正常工作，如内存的存取资料等。PLL
2022-01-26 07:17
关于PLL设计不错的书籍！
2009-09-25 10:14
ELF2 系列 FPGA 内嵌 1 个多功能锁相环（PLL），可实现高性能时钟管理功能。可以实现时钟分频、倍频、展频、小数分频、占空比调整、输入和反馈时钟对准、多相位时钟输出等
2022-10-28 06:29
