可现在遇到一个问题，系统的晶振是40M，可我需要一个160M的输出信号，怎么才能在FPGA内部实现倍频呢？我看了它的说明书，上面说可以实现倍频，有
2013-12-04 22:31
83M（想先实现PLL倍频功能，按滤波电路弄的个频率），12倍频倍到996M，SFR3[29:28]设为11，但REFCLK_OUT没输出（
2023-11-27 08:04
（想先实现PLL倍频功能，按滤波电路弄的个频率），12倍频倍到996M，SFR3[29:28]设为11，但REFCLK_OUT没输出（
2018-11-20 09:08
altera EP4ce6e22c8n芯片,原来50M时钟，led灯每秒闪烁一次，按教程设置了pll倍频为100M，到板运行但效果不变，怎么回事?现在还不会仿真。
2017-07-23 22:47
Actel FPGA PLL锁相环的最大能达到几倍频几分频？我在网上查了一下有人说是20倍频，10分频，但是我没有在芯片手册里面找到资料，想要确认一下。
2014-12-04 11:25
您好！使用AD9914，采用外部100MHz有源晶振，但在调试过程中发现AD9914的第59（REF）引脚没有输出基准电压，PLL使能后，SYNC_CLK输出为4.16MHz，应该是没有实现倍频功能，不知道这个问题出
2018-09-26 16:58
用proteus仿真，给一个一定频率的信号，比如1KHz，设计电路让他变成2K4K...，，降频用计数器实现我会弄，但是倍频怎么搞？不是太了解
2019-04-19 07:55
: cannot lock PLL 通过阅读AM3517文档分析应该是显示部分的DSI_PLL倍频没有成功，因此出现以上错误提示。自制PCB板其它部分都工作正常。 有没有人能够提供该问题的线索，非常感谢。如果需要提供
2018-06-24 01:54
请问，想通过FPGA的PLL倍频产生个500MHz的时钟来使用，以此时钟来做定时精密延迟，不知道PLL倍频倍数有什么要求，比如好像有的器件支持不到500MHz，有没有可
2017-01-03 17:04
库函数中怎么找到时钟树PLL是倍频多少或者AHB、APB分频多少现在只能看见 RCC_APB2PeriphClockCmd(RCC_APB2Periph_SYSCFG, ENABLE
2018-09-10 09:28
