的planahead项目有两个源文件（至少），一个edif网表和一个UCF约束文件（都是由synplify生成的）。虽然planahead运行良好并且似乎使用添加的UCF
2018-11-06 11:34
我在PR设计方面遇到了麻烦，所以我试图退后一步并在相同的条件下实现它，但没有PR约束。我正在尝试使用相同的工具（PlanAhead）来保持尽可能多的变量。我有一个.ngc，.edf和.ucf，我试图
2018-10-12 14:34
使用，尽管它们都在UCF文件中。正如预期的那样，在通过Impact编程FPGA之后，输入引脚不响应输入信号。输出节点在使用的引脚分布报告中可见。但FPGA不起作用。（2）如果我在ISE下打开PlanAhead
2019-06-10 13:38
原工程是在xilinx sp-6芯片上的现在想在v-6的评估板上跑，所以我用PlanAhead来改了管脚约束，然后保存了。但是打开ucf一看发现管脚约束一点都没变，然后布线的时候也发生报错。求大神
2015-09-07 15:57
你好！我正在与ZYBO合作开展一个公关项目。我使用Xilinx ISE 14.6，我有一些困难来生成我的ucf文件，如果我尝试访问“I / O规划（PlanAhead） - 后合成”我有这
2020-05-22 16:21
我刚刚在一台运行13.4的机器上安装了ISE 14.6，没有任何问题。当我尝试从命令行运行PlanAhead时（在运行settings64.sh之后 - 它是64位机器），我得到以下错误。我尝试了一
2018-11-30 11:09
你好，当导入和现有的ISE项目进入planahead时，我收到一些严重的警告。我试图为我的项目创建一个平面图。令我非常困惑的一件事是，如果我去ISE>用户约束>布局规划区域逻辑，它打开
2018-10-16 13:25
嗨，我正在Windows 7上运行planahead 14.7。它给出了一个错误“无法打开句柄planAhead.jou。请检查目录'C：\'的访问权限。您应该从可写的工作目录重新启动应用程序。”我
2019-03-07 14:14
............. GROUND”在原始ODDR2中，SET和RESET是2个输入引脚，但是Planahead将它们视为1个引脚。我能做什么？我可以在没有Planahead的情况下将这个FPGA引脚放在ucf
2019-06-17 14:43
嗨，我已经在planahead中实现了一个非常简单的设计（有三个模块）。两个模块在经过一些计算后将值发送到第三个模块，该模块通过UART发送数据。这是在virtex-7板上完成的，特别是
2020-04-20 07:18
