在排布FPGA管脚生成ucf文件的过程中，当FPGA管脚较多的时候，手工排布管脚不仅效率低，而且很容易出错。借助PlanAhead和Adept等工具，可以很方便快速的实现管脚排布。
2017-02-11 04:13
XDC和UCF约束的区别主要包括：XDC是顺序语言，它是一个带有明确优先级的规则。一般来说，UCF应用于网络，而XDC可以应用到引脚、端口和单元对象(Cell Object)。UCF的PERIOD约束和XDC的cre
2017-11-18 03:01
部分可重构技术是Xilinx FPGA的一项重要开发流程。本文结合Virtex5 FPGA，详细讲解在ISE + Planahead上完成部分可重构功能的流程和技术要点。
2018-07-04 02:17
时序约束是我们对FPGA设计的要求和期望，例如，我们希望FPGA设计可以工作在多快的时钟频率下等等。因此，在时序分析工具开始对我们的FPGA设计进行时序分析前，我们必须为其提供相关的时序约束信息。在【时序分析的原理】章节中，我们介绍了很多原理性的东西，而在本章节，我们将为大家介绍在解决具体问题时该如何向时序分析工具表述清楚我们的意图，从而启动其强大的逻辑锥求解功能来得出我们所关心的时序分析报告。
2022-12-28 15:18
这里介绍如何用PlanAhead进行RTL代码开发与分析。需要说明一点，本章所用的所有实例都可以在PlanAhead的安装目录E:\Xilinx\11.1\PlanAhead\testcases\
2017-02-11 07:34
可以将综合后网表文件导入PlanAhead，然后在PlanAhead 中完成关键时钟，以及相关联的I/O 端口的分配。
2017-02-11 06:08
在ISE 中可以进行时序分析，在PlanAhead 中同样也可以进行时序分析。下面介绍用PlanAhead 进行时序分析的步骤。
2017-02-11 06:13
PlanAhead工具是Xilinx提供的一个集成的、可视化的FPGA设计工具，它可以被应用于FPGA设计过程中的不同阶段，常见的应用包括用PlanAhead进行RTL源代码的开发、I/O引脚规划
2017-02-11 07:29
最近有些朋友在ISE中做的V7项目需要切换到vivado来，但导入代码后，导入约束时，发现vivado不再支持UCF文件，如果手抄UCF约束到 VIVADO 的 XDC 约束，不仅浪费时间，而且容易出错，这里介绍一种方法可以实现两种约束的切换。
2017-03-24 13:54
下面通过一个简单的实例介绍如何创建PlanAhead项目，进行I/O规划。
2017-02-11 07:48
