我们的设计利用了PCIe内核，该内核遇到了一些时序错误。为了确保设计得到适当的约束，我一直在审查所有输入/输出延迟，输入抖动和系统抖动限制。在我们的设计中，PCIe
2020-08-04 10:31
嗨，在ML605设计中，信号“PCIE_250M_MGT1_P / N”从器件“ICS874001”驱动到PCIe MGT参考时钟。根据以下链接中给出的相位噪声值，http
2020-06-08 15:30
的，而且输入噪声与输出噪声无关。缓冲器的抖动输出可通过该公式计算： 。LMK00338 是一款超低附加抖动 PCIe 时钟缓冲器。对于第 3 代
2018-09-17 16:12
并不理想。本文将讨论如何使用一个多点信号来分配PCIe时钟，而且仍满足PCIe第二代规范严格的抖动要求。
2019-09-26 07:56
本帖最后由 MANTENUO 于 2016-9-19 15:27 编辑 内部时钟频率为100M，个人认为是内部时钟频率倍频造成的300M/500M位置辐射发射超标，希望广大的高手们给一下
2016-09-19 14:49
实现频率抖动的原理是啥？
2015-10-12 08:58
) 的比特率。第 4 代的规范预计将在 2014 或 2015 年发布。表 1：各代 PCIe 的数据吞吐量随着数据速率的提升，参考时钟需求也在不断提高。本文将重点介绍参考时钟需求。
2022-11-22 08:04
并不理想。本文将讨论如何使用一个多点信号来分配PCIe时钟，而且仍满足PCIe第二代规范严格的抖动要求。
2019-08-30 06:54
时钟抖动或结束时钟抖动的最佳方法是什么？
2021-03-17 07:04
的时钟芯片CDCE421A，无源晶振30M无源晶振输入，30MLVDS输出，用于产生AD的低抖动时钟。 AD的电源使用1.8V，电源使用LDO转为1.8V后分为模拟电和数字电，两者之间使用电感隔离
2018-11-13 15:09
