求助大神，clock skew太大，导致时序违规怎么破？时钟由DCM输出，已经过BUFG
2016-01-14 17:00
(Skew)指标，但我目前没在器件的数据手册中查阅到这一指标，只能查阅到Aperture Delay这一参数，如下图： 请问我应该如何评估器件间的Aperture Delay Match这一特性？
2023-12-01 06:17
master to slave. by the time the master's clock reaches the slave, there is a skew of 5 ns between
2019-03-15 07:17
本帖最后由 一只耳朵怪 于 2018-6-25 14:19 编辑 1、在对6678中SRIO进行PCB布线时遇到一个疑问。若需要使用SRIO 4X模式时，PCB布线是否有必要对4组TX和RX差分信号分别进行等长处理？2、若不进行等长处理，4组差分信号的相位差
2018-06-25 04:40
作为一名合格的、优秀的PCB设计工程师，我们不仅要掌握高速PCB设计技能，还需要对其他相关知识有所了解，比如高速PCB材料的选择。这是因为，PCB材料的选择错误也会对高
2021-03-09 06:14
PCB设计绕不完的等长
2021-01-28 07:38
是对的吗？如果正确，那意味着B，F是对齐的。如何设计PCB板上从F到B的反馈路径延迟？有人能帮助我吗？谢谢以上来自于谷歌翻译以下为原文Hi,I have a question about
2019-07-17 13:58
using vsync skew in FID determination */u32 fidSkewPostCnt; /* Pre count value when using vsync skew
2018-05-31 07:20
ADC出来到FPGA的并行数据线在PCB布线的时候是绕等长好还是不绕的好？MT-201笔记里的原话是“布设连接到接收器的数字走线时，请勿采用大量“转接”(tromboning)来使所有走线保持等长。”这个“大量”到底怎么理解？一直没找到类似的回答，还望指点，多谢！
2023-12-14 07:11
? I see in datasheet parameter max clock skew 0.22 ns for my crystal, it is worst-case clock-tree skew
2019-07-29 09:32
