，高密度PCB板上的高速讯号或频率走线则会对间距越来越小的相邻走线产生很难准确量化的串扰与EMC问题。SI和EMC的问题将会导致PCB设计过程的反复，而使得产品的开发周期一再延误。
2018-05-22 07:18
SI问题最常见的是反射，我们知道PCB传输线有特征阻抗属性，当互连链路中不同部分的特征阻抗不匹配时，就会出现反射现象。SI反射问题在信号波形上的表征就是：上冲/下冲/振铃等。
2016-11-05 02:28
PCB布线对PCB的电磁兼容性影响很大，为了使PCB上的电路正常工作，应根据本文所述的约束条件来优化布线以及元器件/接头和某些IC所用去耦电路的布局
2020-05-05 16:07
I/O约束（I/O Constraints）包括I/O标准（I/OStandard）约束和I/O位置（I/O location）约束。
2023-11-18 16:42
一般来讲，添加约束的原则为先附加全局约束，再补充局部约束，而且局部约束比较宽松。其目的是在可能的地方尽量放松约束，提高布
2017-11-25 09:14
在对PCB元件布局时经常会有以下几个方面的考虑。 1、PCB板形与整机是否匹配？ 2、元件之间的间距是否合理？有无水平上或高度上的冲突？ 3、PCB是否需要拼版？是否预留工艺边？是否预留安装孔？如何排列定位孔？
2020-05-08 10:44
约束文件是FPGA设计中不可或缺的源文件。那么如何管理好约束文件呢? 到底设置几个约束文件? 通常情况下，设计中的约束包括时序约
2022-12-08 13:48
介绍FPGA约束原理，理解约束的目的为设计服务，是为了保证设计满足时序要求，指导FPGA工具进行综合和实现，约束是Vivado等工具努力实现的目标。所以首先要设计合理，才可能满足
2018-06-25 09:14
现在很多的PCB Layout工程师都是按照硬件工程师或者PI SI工程师给出的约束规则来完成布局布线的，俗称的“拉线工”。如不想被当作“拉线工”来看待。要具备一定的电路理解能和
2022-10-11 17:11
很多人询问关于约束、时序分析的问题，比如：如何设置setup，hold时间?如何使用全局时钟和第二全局时钟(长线资源)?如何进行分组约束?如何约束某部分组合逻辑?如何通过约束
2023-05-29 10:06
