做cdl in （包含若干个子电路）时，在正常导入若干个子电路后，每次导入到某一个电路，cdl in总是报错”in global routing, two instances
2021-06-24 07:57
本帖最后由 一只耳朵怪 于 2018-5-22 16:12 编辑 终端节点需要用到 Routing table吗？
2018-05-22 06:44
以前自己画pcb的时候，总担心自己有线没有来连接上去。总是反复的检查，怕出问题，如何使用altium designer 绘制pcb时如何检查漏线？最好是使用简单的方法
2015-03-06 11:09
PCB绘制原理图时有哪些注意事项？
2021-04-25 06:50
我需要强制一个模块或分区的所有路由只使用一个pblock。我需要保存pblock外的所有路由清除。以上来自于谷歌翻译以下为原文I need to force all routing of one
2019-03-27 09:27
画PCB时一拖动器件‘’器件就不显示，应该怎么办
2017-11-07 15:03
在从原理图更新到PCB文件时有未匹配对象的对话框出现，见截图，请教这是怎么回事？？？？？在编译原理图时没有报错，不知是怎么回事？？？？如何解决
2014-02-11 13:45
“” is reachable through the analog routing fabric， but using this pin may lead to routing congestion or failure。 “” 但是我实际测试可以进行AD采集。
2024-02-21 06:06
1. 为什么PCB走线要横平竖直呢？因为当PCB走线同一个方向，而且上下层的走线方向重叠时，就产生即使添加了过孔也走不通走线的情况；另外，两线相互垂直，干扰相对小一些。2 .关于走线优先顺序：因为
2015-02-09 15:25
本帖最后由 一只耳朵怪 于 2018-6-25 14:19 编辑 1、在对6678中SRIO进行PCB布线时遇到一个疑问。若需要使用SRIO 4X模式时，PCB布线是否有必要对4组TX和RX差分信号分别进行等长处理？2、若不进行等长处理，4组差分信号的相位差
2018-06-25 04:40
