最近，PAR一直在显示消息“TASK FINISHED WITH 1 ERRORS”。这在第3阶段和第4阶段之间发生一次或两次。设计永远不会完全路由到第5阶段。我的设计能够关闭时间（好，足够接近
2018-10-17 14:26
如果一个设计很大，PAR选项会告诉软件工具尽可能耗尽一切？-ol HIGH -xe c也就是说，如果FPGA设计没有这两个选项的PAR，那么你就完成了。具有当前约束的设计将不起作用。我遇到了这样
2018-10-31 16:20
嗨，大家好，首先，我的配置是：ISE 13.1XP SP3的Spartan-3E问题1：par总是丢弃-t（成本表选项）。如果-timing用于map，则par被强制使用map cost table
2018-10-12 14:20
FATAL_ERROR：Par：Portability / export / Port_Main.h：143：1.2- 此应用程序发现了一个无法恢复的异常情况。流程将终止。该软件的版本
2018-10-08 17:45
（使用MapLogicOpt策略）2）仅在成本表上迭代 -12次运行 - 尝试不同的PAR。 - 这为时钟xyz提供了104MHz的最佳情况现在，当我在FPGA上尝试位文件时，104MHz位文件没有按
2019-04-08 08:10
pcb阻抗设计中内层阻抗有H1H2的参数，请问他们有什么区别？
2023-04-11 17:44
和制图是成功的，而地点和路线即使在2天后也没有完成！控制台显示有关高密度和拥挤设计的消息。此外，我的PC使用i3处理器，并具有4GB RAM。流程属性中是否有一些可以加速PAR的设置？请帮忙...
2019-11-08 12:43
我仍然在学习FPGA设计的一些内部工作，我有一个设计，我在一个非常合理的几分钟内通过映射阶段，然后它在PAR阶段突然大约40分钟（我知道那是与一些人的设计相比疯狂快速，但我想知道我是否有任何最佳实践
2018-10-16 06:10
东芝单片机用什么编程软件呀，后缀名是h20 及后缀名是par是么软件编程程序的文件呀
2013-07-23 11:03
PCB设计20H原则大家听过吗？还有 怎么减少信号层到参考平面的距离？
2016-01-25 22:52
