我用的是cadence 16.3,先用capture CIS做好原理图，导出网表，再到PCB editor 导入网表，在
2011-04-26 09:44
本帖最后由 taizi2011 于 2011-4-26 09:39 编辑 我用的是cadence 16.3,先用capture CIS做好原理图，导出网表，再到PCB e
2011-04-26 09:39
的图标，如下图所示，即可产生网标。l Allegro第一方网表如上图操作以后。弹出以下界面，选择PCB Editor，然
2019-08-26 17:46
cadence16.6生成网表后原理图与PCB不能交互，交互功能勾选了，原理图改网络重新生成网表
2021-09-09 17:10
网络表导入PCB Editor时看不懂的错误LOG。原理图做DRC没有问题，彻底蒙圈了~！
2016-12-30 16:41
以下界面，选择PCB Editor，然后点击确定，即可生成Allegro第一方网表，网
2018-11-05 15:04
cadence 的PCB editor每次打开都自动显示上次的pcb 封装文件，怎么关闭？。还有就是setup的图纸大小数字有时不能改，怎么解决呢
2012-10-19 21:06
谁能告诉我这是怎么回事，orcad可以打开，原理图可以正常画，但是打不开PCB editor
2013-01-08 18:47
pcb editor 报错 装了好多便了
2016-03-08 21:11
第一个可以生成网表，这是第二个不能生成网表。查了一下是器件属性Device 几个器件重复，但第一例子器件device重复就可以导出
2019-03-04 07:35
