在绘制DDR线长时，是不是只需考虑DDR线组内之间的相对等长，而不用考虑线的绝对长度？如果考虑又是如何确定线的绝对长度？
2019-02-27 11:05
大家好，我正在研究我的第一个Kintex7 DDR3接口。为了实现RAM，我想在PCB上包含长度匹配的封装走线长度。要获取包延迟信息，我使用了命令（在Vivado中）l
2020-08-12 10:17
嗨，我正在研究zynq7020，当我在vivado工具中配置zynq时，我们真的需要提到DDR3设置下的DDR3跟踪长度。如果我没有提到迹线长度会发生什么带着敬意拉梅什
2020-08-11 11:24
存储器控制器用户指南列出了数据，地址，控制和时钟信号的长度匹配要求。给出的数字是否必须补偿FPGA和DDR2封装内的键合线长度？如果是这样，我在哪里可以找到这些长度？谢
2019-03-15 10:06
DDR4就一定比DDR3好吗？
2021-06-18 06:22
本次设计中CPU的封装为BGA844-SOC-Y，DDR2的封装为FBGA84，DDR2的控制总线采用星形连接，使用的PCB软件为AltiumDesigner10
2019-07-30 06:29
在DDR的PCB布线中提到，数据线可以分组等长，各组之间可以不等长，那怎样保证32位数据的时序呢？
2023-04-11 17:36
请问这个图中Signal Length,Routed Length,和track的长度这三个参数有什么区别，为什么同样测量DDR3-D4这个信号，三个长度会有所不同？
2019-07-24 05:35
在DDR的PCB布线中提到，数据线可以分组等长，各组之间可以不等长，那怎样保证32位数据的时序呢？
2023-04-10 16:49
求救，为什么我的DDR2写入和读出时BURST长度不一致
2012-04-13 22:40
