[size=14.3999996185303px]我有个ARM的板子，DDR2和NAND的数据线是复用的，这样PCB走线的时候，除了原来
2016-10-10 17:09
D1芯片外接DDR3部分在哪能找到PCB参考部分，原理图部分可以参考哪吒的，那PCB部分在哪能看到呢？
2021-12-28 07:13
请教各位，在实际工程中，DDR地址线分组需要同组同层吗？ 是不是只有数据组才考虑同组同层，地址线分组可以不用同组同层？因为它的传输速率没有数据组的高？
2024-11-19 14:20
在DDR的PCB布线中提到，数据线可以分组等长，各组之间可以不等长，那怎样保证32位数据的时序呢？
2023-04-11 17:36
在DDR的PCB布线中提到，数据线可以分组等长，各组之间可以不等长，那怎样保证32位数据的时序呢？
2023-04-10 16:49
/4mil,我们输出的要求是DDR部分阻抗控制50+/- 10%，切换PCB厂家时经常会遇到厂家无法满足我们的阻抗控制要求，而需要反复确认，请帮忙明确下该芯片对DDR走线
2018-06-22 01:59
本次设计中CPU的封装为BGA844-SOC-Y，DDR2的封装为FBGA84，DDR2的控制总线采用星形连接，使用的PCB软件为AltiumDesigner10
2019-07-30 06:29
原理图生成pcb后只有一部分有飞线，其余的都没有该怎么办
2022-06-16 16:09
有些方案的DDR布线要求是不要走蛇形线，请问下这是为什么要这样要求？ 走蛇形线有什么影响吗？ 谢谢！
2022-11-29 11:52
一张表总结常规DDR3的走线设计
2021-03-03 08:00
