在DDR的PCB布线中提到，数据线可以分组等长，各组之间可以不等长，那怎样保证32位数据的时序呢？
2023-04-10 16:49
在DDR的PCB布线中提到，数据线可以分组等长，各组之间可以不等长，那怎样保证32位数据的时序呢？
2023-04-11 17:36
谁做过两块ddr的等长？T型的等长
2019-08-15 01:33
allegro中 ddr等长设置及绕线的步骤
2015-12-28 22:01
多大？6：如果空间不足的情况下，地址跟地址的间距最小可以做多少，数据与数据间距可以做多少？地址可以跟数据走同一层吗？7：以上的等长情况在频率，控制芯片，ddr颗粒不同的情况下，同样适用吗？8：关于ddr
2015-01-06 15:34
我正在使用 altium designer 设计一块FPGA、DDR的板子。有一些疑惑，在绕等长线时，有一些线有过孔有一些线没过孔，我发现穿过孔的距离并没有被计算在线长中。那过孔岂不是会造成很大
2015-06-18 17:14
[size=14.3999996185303px]我有个ARM的板子，DDR2和NAND的数据线是复用的，这样PCB走线的时候，除了原来DDR2高速信号走线阻抗和等长以
2016-10-10 17:09
有没有兄弟做的板子，采用DDR这类需要绕线等长的设计，经过emc测试的？
2019-04-08 23:39
DDR3的数据线等长是怎么设置长度的
2019-07-17 04:47
上下各两片ddr2，中间放置端接电阻，颗粒到颗粒绝对等长，那颗粒到电阻怎么等长？需要绝对等长吗？求教....
2015-03-23 22:05
