本期讲解的是高速PCB设计中DDR布线要求及绕等长要求。布线要求数据信号组：以地平面为参考，给信号回路提供完整的地平面。特征阻抗控制在50～60 Ω。线宽要求参考实施细则。与其他非
2017-10-16 15:30
我正在使用 altium designer 设计一块FPGA、DDR的板子。有一些疑惑，在绕等长线时，有一些线有过孔有一些线没过孔，我发现穿过孔的距离并没有被计算在线长中。那过孔岂不是会造成很大
2015-06-18 17:14
等长是PCB设计的时候经常遇到的问题。存储芯片总线要等长，差分信号要等长。什么时候需要做等长，
2014-12-01 11:00
如图所示，以ARM，DSP等SOC为核心的电子系统中，经常存在两片或者以上的DDR/DDRII SDRAM。考虑到DDR/DDRII SDRAM的运行频率一般都比较高，在做PCB layout的时候
2019-07-18 07:17
一款适合你的DDR。但是对于时序方面的控制，理论上只有一个办法——绕等长，速率越高的DDR，等长控制越严格，从±100mil，到±50mil，甚至±10mil。本来我们
2019-06-20 09:06
谁做过两块ddr的等长？T型的等长
2019-08-15 01:33
allegro中 ddr等长设置及绕线的步骤
2015-12-28 22:01
最近在学习cadence，练习PCB时，发现等长条件不满足时，也没出现DRC报错，刚开始会出现ED错误的！求高手指教
2016-01-09 20:44
Altium布DDR时T型怎么等长操作
2019-04-17 07:35
多大？6：如果空间不足的情况下，地址跟地址的间距最小可以做多少，数据与数据间距可以做多少？地址可以跟数据走同一层吗？7：以上的等长情况在频率，控制芯片，ddr颗粒不同的情况下，同样适用吗？8：关于ddr
2015-01-06 15:34
