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2021-03-30 08:42
本期讲解的是高速PCB设计中DDR布线要求及绕等长要求。布线要求数据信号组：以地平面为参考，给信号回路提供完整的地平面。特征阻抗控制在50～60 Ω。线宽要求参考实施细则。与其他非
2017-10-16 15:30
我正在使用 altium designer 设计一块FPGA、DDR的板子。有一些疑惑，在绕等长线时，有一些线有过孔有一些线没过孔，我发现穿过孔的距离并没有被计算在线长中。那过孔岂不是会造成很大
2015-06-18 17:14
按照上面的操作来做等长是不是可以更准一点，给DDR4系统留取更多的裕量呢？由于李工的项目最根本原因不是等长，而是由于他使用了多颗粒双die DDR4表底贴设计，阻抗和拓
2022-09-13 17:08
对于时序方面的控制，理论上只有一个办法——绕等长，速率越高的DDR，等长控制越严格，从±100mil，到±50mil，甚至±10mil。 本来我们的layout工程师也是在这样一条路上稳步前进。但是最近有个
2021-03-26 11:57
等长是PCB设计的时候经常遇到的问题。存储芯片总线要等长，差分信号要等长。什么时候需要做等长，
2014-12-01 11:00
在 PCB 设计中，等长走线主要是针对一些高速的并行总线来讲的。由于这类并行总线往往有多根数据信号基于同一个时钟采样，每个时钟周期可能要采样两次（DDR SDRAM）甚至 4 次，而随着芯片运行
2020-11-22 11:54
最近在学习cadence，练习PCB时，发现等长条件不满足时，也没出现DRC报错，刚开始会出现ED错误的！求高手指教
2016-01-09 20:44
一款适合你的DDR。但是对于时序方面的控制，理论上只有一个办法——绕等长，速率越高的DDR，等长控制越严格，从±100mil，到±50mil，甚至±10mil。本来我们
2019-06-20 09:06
allegro中 ddr等长设置及绕线的步骤
2015-12-28 22:01
