它在时钟触发沿的上、下沿都能进行数据传输，所以即使在133MHz 的总线频率下的带宽也能达到2.128GB/s。它的地址与其它控制介面与SDRAM 相同，DDR不支持3.3V 电压的LVTTL，而是支持
2012-09-17 21:15
DDR的电源可以分为哪几类？拉电流和灌电流分别是什么意思？拉电流和灌电流为什么能够衡量输出驱动能力？
2021-10-08 07:40
。 DDR走线的PCB设计 DDR信号分组，可分为数据信号、时钟信号、地址/命令信号、控制信号等四个信号组。 一、
2023-12-25 14:02
。 DDR走线的PCB设计 DDR信号分组，可分为数据信号、时钟信号、地址/命令信号、控制信号等四个信号组。 一、
2023-12-25 13:58
。Freescale公司P5020为处理器进行分析，模块配置内存总线数据传输率为1333MT/s，仿真频率为666MHz. 3.1仿真前准备 在分析前需根据DDR3的阻抗与印制板厂商沟通确认其PCB的叠层结构
2014-12-15 14:17
在DDR的PCB布线中提到，数据线可以分组等长，各组之间可以不等长，那怎样保证32位数据的时序呢？
2023-04-11 17:36
在DDR的PCB布线中提到，数据线可以分组等长，各组之间可以不等长，那怎样保证32位数据的时序呢？
2023-04-10 16:49
如果我把DDR的数据线的高8位分为一组，低8位分为一组，组内等长，这两组线的长度是不是要一样长？然后我把地址线，控制线，时钟线分
2019-06-14 05:35
上期和大家聊的电源PCB设计的重要性，那本篇内容小编则给大家讲讲存储器的PCB设计建议，同样还是以大家最为熟悉的RK3588为例，详细介绍一下DDR模块电路的PCB设
2023-08-16 15:15
本期讲解的是高速PCB设计中DDR布线要求及绕等长要求。布线要求数据信号组：以地平面为参考，给信号回路提供完整的地平面。特征阻抗控制在50～60 Ω。线宽要求参考实施细则。与其他非
2017-10-16 15:30
