如何使用参数化约束进行PCB设计？
2021-04-27 06:42
在没有打开地址比较功能时，长度正确没有报错，数据接收正确 打开地址比较功能后，包状态显示长度错误
2023-08-09 08:12
在没有打开地址比较功能时，长度正确没有报错，数据接收正确 打开地址比较功能后，包状态显示长度错误
2023-08-04 09:07
我将DDR的数据地址线设置为4mil线宽，已经画了一部分了。今天临时修改了下约束管理器的设置，结果开始报错了：从第二幅图看出，我明明设置的是4mil。但是第一幅图显示，系统认为我任然用的是默认线宽设置。这是怎么回事呢
2018-04-20 17:29
PCB线宽，焊盘大小报错，怎么设置啊？还有，即使元器件重叠，也不报错，诶，大神，指点迷津吧 PCB报错.docx (13
2019-02-25 00:56
我在硬件xdc中把板子上的led0约束改了其他约束都没变，生成mcs文件下载到板子上，在Nucleistudio中报错 在下载helloworld报错 想请问一下这
2023-08-16 06:08
PCB上不管在哪个层上布线，鼠标一点，要么拉出的线报错，要么整块板子报错变绿
2019-06-11 05:31
关于PCB布线的临界长度，查到经验数据是：当信号在pcb走线上的时延高于信号上升沿的20%时，信号会产生明显的振铃。然后还有个例子：对于上升时间为1ns的方波信号来说，pcb
2016-06-29 15:19
不满足时序约束。换做8bits*12bits后就不会再有报错。 请问，时序约束会对乘法器的位宽影响这么大吗？（芯片是virtex2p）求高手支招
2013-09-11 12:11
大家好，我正在研究我的第一个Kintex7 DDR3接口。为了实现RAM，我想在PCB上包含长度匹配的封装走线长度。要获取包延迟信息，我使用了命令（在Vivado中）link_design
2020-08-12 10:17
